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-- 發(fā)布時(shí)間：2010-11-12 15:28:24
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表4.1 波形圖中數(shù)據(jù)與實(shí)際數(shù)據(jù)對(duì)照表
小數(shù)倍頻率偏移和采樣鐘頻率偏移模塊是在整偏校完之后才有效，此時(shí)的小數(shù)倍頻率偏移是經(jīng)過(guò)時(shí)域粗偏估計(jì)校正后的剩余部分。表4.1列出波形中的估值與實(shí)際數(shù)據(jù)的對(duì)應(yīng)關(guān)系。從表中的數(shù)字對(duì)應(yīng)關(guān)系可以看出，電路中估計(jì)的小數(shù)倍頻偏與實(shí)際頻偏的差在0.1%以?xún)?nèi)。采樣鐘偏移估計(jì)值與實(shí)際偏移誤差為1ppm左右，這已滿(mǎn)足了采樣鐘的粗調(diào)精度；相位輸出為前后符號(hào)的小數(shù)倍偏頻所引起的相位旋轉(zhuǎn)。由此單元電路，可以準(zhǔn)確地估計(jì)出小數(shù)倍頻偏和采樣鐘偏移及其相位。
細(xì)定時(shí)同步估計(jì)的電路仿真
圖中的data_re_in[15..0]和data_im_in[15..0]表示經(jīng)公共相位校正后的復(fù)數(shù)據(jù)實(shí)虛部；syn_in是輸入有用數(shù)據(jù)的起始位置脈沖；sym_type[1..0]是前端輸入的符號(hào)類(lèi)型；taok[22..0]和td[9..0]分別為估計(jì)的符號(hào)定時(shí)偏移和其整數(shù)部分；syn_tao是taok[22..0]的有效數(shù)據(jù)起始脈沖信號(hào)。
圖4.3 符號(hào)定時(shí)偏移估計(jì)單元的電路波形圖
圖4.3中共有9個(gè)符號(hào)。由于本算法利用了4個(gè)符號(hào)的散布導(dǎo)頻，故圖4.3中，從第四個(gè)符號(hào)的結(jié)束處開(kāi)始，在syn_tao后的taok[22..0]才是當(dāng)前符號(hào)的定時(shí)偏移估計(jì)值。波形中的估值與實(shí)際數(shù)據(jù)的對(duì)應(yīng)關(guān)系如表4.2所示。
表4.2 波形圖中數(shù)據(jù)與實(shí)際數(shù)據(jù)對(duì)照表
表4.2中的定時(shí)實(shí)際偏移為-112，而不是仿真條件中的-100，這是由于在瑞利信道的仿真模型中，符號(hào)定時(shí)同步頭位置(重心位置)是在第一條徑之后12個(gè)采樣點(diǎn)出現(xiàn)的。由表中數(shù)據(jù)對(duì)應(yīng)關(guān)系可知，符號(hào)定時(shí)偏移估計(jì)單元可準(zhǔn)確地估出符號(hào)定時(shí)偏移的整數(shù)部分。由于采樣鐘偏移、算法估計(jì)誤差及電路運(yùn)算誤差的影響，其小數(shù)部分不為零，這與電路的仿真結(jié)果一致。
改進(jìn)前后占用硬件資源比較
表4.3給出了改進(jìn)前后，頻域同步所占用的硬件資源比較，其中ALUTS、Registers、Memorybits、DSPblock9-bitelements分別為自適應(yīng)查找表、寄存器、存儲(chǔ)器和9字節(jié)DSP處理塊。通過(guò)比較可以發(fā)現(xiàn)，改進(jìn)后的方案可以節(jié)省大量的硬件資源。
表4.3 改進(jìn)前后的硬件資源對(duì)比
結(jié)束語(yǔ)
頻率偏移估計(jì)可以分為整數(shù)倍頻偏估計(jì)單元、小數(shù)倍頻偏、采樣鐘偏移估計(jì)單元和符號(hào)定時(shí)偏移估計(jì)單元。本文主要介紹各部分的算法方案及電路實(shí)現(xiàn)時(shí)所用的FPGA元件的基本結(jié)構(gòu)、設(shè)計(jì)思路。最后通過(guò)對(duì)電路的仿真波形可以看出，這些頻域同步算法和FPGA電路能夠滿(mǎn)足多載波傳輸系統(tǒng)的同步要求。